Всем привет!
При работе с отладочной платой от TI была обнаружена проблема: в варианте платы ADC12DJ2700 в GUI по умолчанию происходит настройка PLL2 для чипа LMK04828 в режим использование redundant клока, т.е. VCO Mux = External VCO. При этом чип используется просто как делитель частоты в моем случае 2700 МГц в 10 раз, и 270 МГц подается в качестве референсного клока на MGT банки FPGA. Это не является штатным режимом работы LMK04828, но все попытки запустить в штатном режиме использования PLL2 не увенчались успехом. Для исследования проблемы я стал смотреть на поведение сигнала CPout2. Это выход фазового детектора. Он не реагировал на изменение счетчиков, и напряжение на нем появлялось только при ресете всего модуля из GUI. При этом другие вещи перестают работать, но при этом можно запустить фазовый детектор и убедиться, что он работает.
Мне требуется сделать следующие настройки см. рис.1:
Рис.1
В вкладке PLL2: R Divider = 10, NDivider =81, Prescaler = 3, VCO Mux = VCO 0. Таким образом частота VCO0 будет 2430 МГц, при частоте опорного кварцевого генератора 100МГц. Частота сравнения 10МГц. Тогда, для получения частоты дискретизации 2700МГц необходимо на FPGA MGT подать 270 МГц. Для этого в вкладке Clock Outputs (Рис.2): нужно выставить CLKout 0 and 1 DCLK Divider = 9, для удобства на выходе CLKout 10 and 11 DCLK Divider = 27, тогда на J23 J24 отладки можно посмотреть поделенный в 27 раз генерируемый клок, он в моем случае должен быть 90 МГц.
При этом сразу после инициализации по умолчанию фазовый детектор перестает работать, напряжение на выходе его =0, чатота нестабильна, JESD не поднимается.
Решение: выяснено, что значение в регистре LMK04828 по адресу 0x173 становится 0x60(Рис.3) , т.е. это power down для фазового детектора.
Рис.3
Запишем туда 0, и проблема решена. Частота дискретизации 2700МГц генерируется из того же клока 100МГц чипом LMX2582. Тут дополнительные настройки не требуются. (Рис.4)
Рис.4
